Digital Phase-Locked Loop (DPLL) IP Cores หลักการและเหตุผล ปัจจุบันการออกแบบวงจรรวมมีการนำวงจรที่มีการออกแบบไว้แล้วในรูปของ Intellectual Property (IP) core มาใช้ใหม่โดยผ่านการจ่ายค่าใช้งานในรูปของ license fee เป็นสิ่งที่จำเป็นที่ TIDI ในฐานะที่เป็นหน่วยงานรับออกแบบ IC มีขีดความสามารถในการพัฒนา library of IP Cores ของตนเองเพื่อสามารถตอบสนองความต้องการของลูกค้าได้อย่างมีประสิทธิภาพ DPLL ซึ่งเป็นวงจรที่ใช้อย่างแพร่หลายโดยเฉพาะอย่างยิ่งในระบบสื่อสารแบบไร้สายเพื่อsynchronize local และ external clock เป็นหนึ่งใน IP อันดับต้นๆ ที่ TIDI ทำการพัฒนา DPLL สองแบบที่ใช้สถาปัตยกรรม phase-select และ frequency-select ได้ถูกออกแบบในรูป soft IP cores โดยใช้ภาษา Verilog-HDL และประเมินประสิทธิภาพบน Xilinx FPGA chip ผลที่วัดได้แสดงถึงประสิทธิภาพของ DPLL ทั้งสองตัวว่ามีความเหมาะสมสำหรับการใช้งานในระบบสื่อสารแบบไร้สายสมัยใหม่ ผลการเปรียบเทียบโดยละเอียดได้ถูกรายงานใน [1] เป้าหมายของ DPLL ทั้งสองตัวคือการนำไปใช้ในวงจร clock and data recovery Abstract: Modern VLSI design processes include reusing of existing sub-systems through licensing of Intellectual Property (IP) cores. Given that the Digital Phase-Locked Loop is an important building block for many communication systems, this project exploits two DPLL designs using two different architectures. The DPLL cores are developed using Verilog-HDL, synthesized, and verified on Xilinx FPGA chips. The performance trade-offs between the two architectures have been reported [1]. The targeted applications of the DPLLs include clock and data recovery circuits for wireless communication systems. Specifications/ ข้อมูลจำเพาะ - Portable Verilog-based IP cores - Phase and frequency select architectures - Xilinx FPGA verified - 0.8 ?m CMOS hard cores - 1.56 % Jitter - Up to 10% lock range Reference [1] N. Niwejchiyan, P. Israsena, and M. Thamsirianunt, Comparison of Digital Phase-locked Loops IP Cores using Phase and Frequency Selection Techniques, Proc. ISCIT02 คำอธิบายรูป Phase-select DPLL Frequency-select DPLL Examples of the DPLL acquiring lock, (a)-(b) phase-select (c)-(d) frequency-select